매스웍스, ASIC 검증 가속화 돕는 범용 검증 방법론(UVM) 지원
HDL 베리파이어 R2019b, 시뮬링크에서 UVM 컴포넌트 및 테스트 벤치를 자동 생성하도록 지원
2020-01-15 온라인기사  /  편집부

매스웍스(kr.mathworks.com)가 매트랩(MATLAB) 및 시뮬링크(Simulink)의 최신 릴리스 2019b(R2019b)에 포함된 HDL 베리파이어(HDL Verifier)의 프로그래머블 반도체(FPGA) 및 주문형 반도체(ASIC) 설계를 위한 범용 검증 방법론(UVM)* 지원 기능을 15일 발표했다.

HDL 베리파이어는 FPGA 및 ASIC 설계 검증 담당 엔지니어가 시뮬링크를 통해 직접 UVM 컴포넌트 및 테스트 벤치를 생성하고, 시놉시스(Synopsys), 케이던스(Cadence), 멘토 그래픽스(Mentor Graphics) 등과 같이 UVM을 지원하는 시뮬레이터에서 사용할 수 있도록 지원한다.

이제 설계 검증(DV) 엔지니어는 HDL 베리파이어를 통해 시뮬링크에서 이미 개발된 시스템 레벨 모델로부터 시퀀스 및 스코어보드 등의 UVM 컴포넌트를 자동 생성함으로써, 수동으로 테스트 벤치를 작성하는 데 드는 시간을 줄일 수 있게 됐다. 이러한 접근방식은 검증 엔지니어가 무선 통신, 임베디드 비전 및 제어와 같은 분야에서 ASIC 및 FPGA 설계를 위한 테스트 벤치 개발 시간을 감소시키도록 돕는다.

매트랩 및 시뮬링크에서 UVM 컴포넌트, 시스템베리로그(SystemVerilog) 어설션(assertion) 및 시스템베리로그 DPI 컴포넌트를 생성하기 위한 새로운 기능으로 무장한 HDL 베리파이어는 ASIC 및 FPGA의 프로덕션 검증을 담당하는 설계 검증팀에 대한 지원을 한층 강화했다. 기존에 설계 검증팀은 HDL 시뮬레이터를 통해 엄격한 테스트 벤치를 개발하기 위해 시스템베리로그에서 코드를 작성하는 수작업을 거쳐야 했다. 이때 HDL 베리파이어는 이러한 설계 검증팀이 기존의 매트랩 및 시뮬링크 모델로부터 직접 검증 컴포넌트를 생성하고, 해당 모델을 재사용해 프로덕션 검증 환경을 보다 신속하게 구성할 수 있도록 돕는다.



시뮬링크(Simulink) 모델로부터 범용 검증 방법론(UVM) 컴포넌트를 생성하는
HDL 베리파이어(HDL Verifier)

매스웍스의 수석 HDL 제품 마케팅 매니저 에릭 시건(Eric Cigan)는 "윌슨 리서치와 멘토 그래픽스가 실시한 2018년도 기능 검증 연구 결과에 따르면, DV 엔지니어들은 ASIC 및 FPGA 프로젝트에 투입하는 시간의 5분의 1가량을 테스트 벤치 개발에 할애하는 것으로 나타났다"며, "이번에 발표한 HDL 베리파이어는 기존의 매트랩 및 시뮬링크 모델로부터 UVM 및 시스템베리로그 DPI 컴포넌트를 생성하는 새로운 기능을 통해 DV 엔지니어의 생산성을 높이는 동시에, 시스템 설계자, 하드웨어 엔지니어 및 DV 엔지니어 간의 협업을 향상시킬 수 있을 것으로 기대된다"고 말했다. <>
 
* 범용 검증 방법론(Universal Verification Methodology, UVM): 2009년 전자설계자동화 분야 표준화 기구인 엑셀레라(Accellera)에서 수립한 통합 회로 설계 검증의 표준화된 방법론으로, 유연하고 재사용 가능한 검증 테스트 벤치를 구현할 수 있는 하드웨어 검증 언어 e의 재사용 방법론(e Reuse Methodology, eRM)에 기반한 오픈 검증 방법론(Open Verification Methodology, OVM)을 주로 차용하고 있다. UVM 클래스 라이브러리는 시스템베리로그(SystemVerilog) 언어에 적용 가능한 자동화를 지원한다.
 

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