최근의 최첨단 IC 패키징 기술들은 IC 다이, 패키지 기판 및 PCB의 기획, 조립과 최적화를 간소화하면서도 각 설계 도메인 간의 물리적, 논리적 상호작용을 융합시키는 통합 설계 방법론을 필요로 하고 있다. 패키지 핀아웃 그리고 브릿지와 인터포저 같은 다른 패키징 인터커넥트 구조물들은 다이 수준의 제약사항들 뿐만 아니라 PCB 상의 제약사항과 이스케이프 배선 및 핀아웃을 토대로 최적화하지 않으면 안 된다. 간단히 말해, 이제는 자신의 디자인을 그 다음 단계의 개발자에게 넘겨주고서 손을 뗄 수 없게 된 것이다. 이 글에서는 동시병행 설계의 방법론과 IC 다이, 패키지 및 PCB의 최적화에 대한 개요를 살펴본다.

이제까지 반도체 패키징의 주된 용도는 조립에 적합한 물리적 인터커넥트 구조를 제공하고 IC 다이를 PCB에 포함돼 있는 외부 회로들에 연결시키는 것이었다. 패키지는 또한 다이 상의 회로들을 충격이나 부식으로 부터 보호해 주기도 한다. 무어의 법칙에 따라 반도체 패키징의 집적도 수준과 설계 복잡성은 계속해서 증가해 왔다.

오늘날의 반도체 패키지 디자인들은 다수의 IC 다이와 서브컴포넌트들의 통합, 무선 장치 및 고속 디지털 인터페이스와 같은 아날로그 및 디지털 요소들의 공존 그리고 패키지 상의 전력전달망에 대한 능동적 제어 기능을 포함할 수 있다. 반도체 패키지 디자인은 IC 다이와 PCB 간의 인터커넥트 구조물이므로 PCB 기술과 PCB 설계 요건에 커다란 영향력을 미치는 동시에 이에 크게 의존하며, IC 다이 플로어플랜과 범프 패턴의 최적화에도 영향을 미친다.



그림 1은 패키지 기판에 배치되는 IC 다이와 부품들의 전형적인 설계 계층을 보여준다.
이 패키지 기판은 다시 PCB에 배치돼 완전한 시스템을 구성한다. 전형적인 설계 흐름에서 IC다이와 패키지 기판 및 PCB는 각각 별도의 엔지니어링 팀들에 의해 설계되며, 저마다 독자적인 설계 도메인을 갖고 있어서 도면 축척과 도면 시점 및 네트 명명 규칙이 서로 다르다.

대부분의 설계 흐름에서 각 설계 도메인 간의 상호작용은 제한돼 있다. 이 전통적인 흐름에서 패키지와 IC 다이 설계 도메인 간의 정보 교환은 대개 범프 배치와 범프 명칭을 기술하는 단순하기 짝이 없는 다이 모델로 이뤄져 있다. 이와 유사하게, 패키지 기판과 PCB 설계 도메인 간의 정보 교환은 핀/볼 배치와 이들의 논리적 또는 기능적 명칭들을 기술하는 패키지의 단순한 핀 또는 볼 맵으로 이뤄질 때가 많다. 진정한 통합 설계 흐름의 목표는 그림 2에서 보듯이 각 설계 도메인 간의 끊임없는 실시간 상호작용을 위한 절차를 간소화하기 위한 기능을 지원함으로써 IC 다이와 패키지 기판 및 PCB 간의 통합 최적화를 제공하는 것이다.

IC 다이, 패키지 및 PCB 간의 통합 추세와 상호의존성, 그리고 전반적인 시스템비용에 집중하는 추세를 고려할 때, 단순한 핀 맵 모델과 스프레드시트만으로는 통합 설계 프로세스에 있어서 더 이상 충분치 못하다. 패키지 설계자가 여러 조건을 고려해 설계안을 절충할 때 설계제한영역, RDL 배선, 2차원 배열(area array) I/O 배치 및 기능에 따른 상세 IC 플로어플랜과 같은 세부사항들을 캡처하는 포괄적인 다이 모델정보가 필요하다.

패키지 기판 설계 팀이 정보에 입각해 볼/핀 배치를 결정하기 위해서는 PCB 상의 브레이크아웃 배선, 비아 배치 및 부품 배치에 대한 포괄적인 모델도 필요하다. 또한 IC 설계 팀과 PCB 설계자는 패키지 내에 포함되어 있는 물리적 배선과 논리적 연결성에 대한 이해력도 필요하다. 이상적인 경우, 단일 설계 툴은 IC 다이, 패키지 기판 및 PCB레이아웃 팀들의 설계 데이터를 하나의 환경으로 통합 및 조립할 수 있는 기능을 엔지니어와 설계자들에게 제공하게 된다.

도메인 간의 통합

다수의 IC, 패키지 기판 및 PCB 설계 도메인의 설계 데이터를 하나의 툴에 융합시킬 경우 고려해야 할 주요사항이 세 가지 있는데, 각 도메인의 물리적 설계 데이터 정규화, 도메인들 간의 연결성 관계 관리 그리고 각 도메인 내에서 변경되는 데이터들의 누적관리가 그것이다. 대부분의 설계 흐름들은 현재 정적인 도면을 이용해 물리적인 요소들과 제한영역(keep-in/keep-out) 요건들을 주고 받은 뒤 스프레드시트를 생성해 상호 연결관계 및 각 도메인간에 같은 시그널에 대해 다르게 사용되는 명명 방식들에 대해 추적할 수 있도록 하고있다. 그러나 이러한 접근 방법은 시스템의 복잡성이 증가함에 따라 매우 번거로워지게 된다. 또한 IC, 패키지 기판 및 PCB디자인을 동시에 진행하면서 수정하고 있을 때는 이러한 정보들을 일일이 수작업으로 업데이트하고 검증하기도 어렵다.

다이와 인터포저, 브릿지, 패키지 및 보드 수준 디바이스들 간의 논리적, 물리적 상호작용을 둘 다 이해하려면 보다 전체론적인 접근방법이 필요하다. 한 예로서, 다수의 다이와 TSV(Through Silicon Via)를 갖는 실리콘 인터포저, BGA 및 보드 수준 인터페이스들 간의 인터커넥트의 복잡성과 연결 개수를 고려해야 한다. 이러한 시스템을 스프레드시트로 관리하려 한다면 매우 어려울 수밖에 없다. 이상적인 경우, 단일 설계 툴은 통합하고자 하는 일련의 물리적 설계데이터들을 목표 플랫폼이나 “시스템” 내에서 조립함에 따라 이들을 시각화 하고, 핀이나 범프 이동과 같은 변화들을 각각의 영향 받는 디자인으로 전파시키며, 설계 도메인 간의 논리적 연결성관리를 도울 수 있는 능력을 제공하게 된다.

이와 같은 세 단계의 도메인의 설계 데이터를 통합 및 조립하는 데 있어서 첫 번째 해결과제는 각 설계 도메인의 추상 모델을 생성하고 유지하는 것이다. 개별 디자인들의 일반적인 크기와 복잡성을 생각할 때, 추상모델들을 생성할 경우 통합 설계 프로세스 내에 요구되는 레이아웃의 디테일 수준을 고려해야만 한다. 오늘날 어떤 한 부품의 추상 모델은 단지 그 물리적 외곽정보와 연결 핀들을 제공하는 라이브러리 구성요소일 뿐이다.

통합 설계 흐름에서의 추상 모델은 추가적인 디테일을 필요로 한다. PCB 및 패키지 기판디자인의 추상 모델은 최소한 이들의 트레이스 배선과 비아, 내부 부품 배치 및 와이어 본드 요소에 대한 세부사항과 내부의 논리적 연결성에 대한 정의를 포함하게 된다. 그림 3은 추상 패키지 모델과 그 주요 요소들의 예를 보여준다. PCB 및 패키지 기판의 추상 모델을 생성하기 위한 프로세스는 유사할 때가 많은데, 이는 이들 각각이 대개 동일하거나 유사한 설계 툴과 포맷을 이용하기 때문이다.




반면에, IC 다이 디자인들은 별개의 데이터 포맷을 이용하며 대개는 매우 큰 규모의 데이터베이스이다. 전통적인 칩 수준의 추상 모델들은 일반적으로 통합 설계 엔지니어가 칩과 패키지 간의 상호작용을 최적화함에 있어서 스마트한 결정을 내릴 수 있을 만큼 칩에 대해 충분한 디테일을 포함하고 있지 않았다. 예를 들어, 패키지 설계자는 I/O 배선을 계획하거나 혹은 커플링이나 EMI 영향을 고려해 크리티컬 전원 레일을 배치할 때, IC 다이 내의 센서, 안테나 및 인덕터 코일과 같은 아날로그 요소들의 물리적인 위치와 영역에 대해 알아야 할 때가 많다.

그로 인해 이제는 설계 제한영역, RDL 배선, 2차원 배열의 I/O 배치 방향 및 IP 블록의 배치 그리고 내부 연결성과 같은 세부사항들을 나타내기 위해 보다 세부적인 칩 모델이 필요하게 된다. 그림4에서 보듯이 이 가상 다이 모델(VDM)을 패키지 및 PCB 설계 도메인 내에 표시할 수 있는 능력은 핵심적인 기능이지만, 오늘날의 많은 설계 흐름들에는 이것이 결여돼 있다.

두 번째 해결과제는 연결성 관리에 대한 전체론적인 접근방법을 제공하는 것이다.
이 기능은 신호들이 한 설계 도메인으로부터 다른 설계 도메인으로 전환함에 따라 그 논리적인 결합, 분리, 얼라이어싱(aliasing) 및 핀매핑을 지원해야만 한다. 신호나 파워 레일은 다이에서 패키지로 그리고 패키지에서 PCB로 전환함에 따라 논리적 네트 명칭이 바뀌거나 심지어는 하나 이상의 연결부로 나눠질 수 도 있다.



예를 들어, 그림 5에서 VCC라는 라벨이 붙은 전형적인 파워 레일 커넥션을 살펴보자. DIE_A의 VCC 커넥션은 패키지 내에서 물리적으로 VCC와 VCC_RegA의 두 네트로 나누어지는데, 이는 공간이나 배선 상의 제약때문일 수 있으며, 이로 인해 VCC 플레인을 패키지 내의 여러 영역들로 나누어야 한다.

패키지 핀 맵의 관점에서 볼 때 이러한 디테일은 감춰져 있다. 패키지 핀의 명칭이 VCC_1이라는 일반적인 기능 명칭으로 주어지기 때문이다. 패키지 설계자는 그림 5의 패키지 핀 F6와 F8에서 보듯이 내부적으로는 물리적으로 연결돼 있는 핀들에 각각 다른 명칭을 줄 수도 있는데, 이는 대개 감지 선로나 테스트 포인트의 설계 또는 연결성 요건들을 알려주기 위해 구현된다. 다수의 디자인들을 하나의 툴에 융합시킬 경우, 논리적 네트 명칭과 기저의 물리적 연결성에 대한 이같은 변경사항들을 관리하지 않으면 안 된다. 통합 설계 프로세스 시에 이는 각 설계 도메인 내에서의 이 신호들의 물리적 배치 및 전기적 제약사항에 대한 이해와도 결합돼야만 한다.

크로스 도메인 툴로서 각 도메인 내의 연결성을 포착하는 기존의 다양한 방법들을 지원하기 위해서는 엄청난 유연성이 요구된다. 예를 들어, 스프레드시트/표 기반의 접근방법들은 패키지 기판 설계자들의 연결성 관리에 흔히 사용되는 반면, 그래픽 회로도는 보드 설계에 주로 사용된다. 통합 설계 환경은 도메인 간 프레임워크를 지원해야만 하므로 다양한 연결성 표현 방식을 지원한다.



HDL, 표 및 회로도 방식이 모두 지원되는데, 이는 그림 6에서 보듯이 각 도메인 전문가가 특정 작업에 있어서 자신들에게 가장 익숙하거나 편리한 모드로 작업할 수 있도록 하기 위해서이다.

설계 데이터의 통합 및 조립에 따른 최종적인 결과는 계층적 시스템 뷰로서, 이것은 다수의 부품 및 디바이스들에 대해 각 설계 도메인 간의 논리적 연결성을 추적 및 검증할 수 있도록 해준다. 이 계층적 시스템은 전체 칩, 패키지 및 보드의 물리적, 논리적 연결성을 시각화하고 검증하며 궁극적으로는 수정해 각 설계 도메인 간에 전파시킬 수 있는 방법론을 생성한다.

세 번째 해결과제는 상이한 설계 도메인들 간의 변경사항 관리이다. 위에서 언급했듯이, 통합 설계 환경은 각 설계 도메인의 추상 모델을 유지한다. 추상 모델 내에서 변경이 이뤄질 경우에는 이를 원래의 설계 도메인으로 다시 반영시켜야만 한다. 여기에는 네트 명칭의 변경, 신호의 추가/삭제 그리고 핀에 대한 네트 할당과 같은 연결성에 대한 변경사항들이 포함될 수 있다. 변경사항에는 핀 추가/삭제, 핀 피치의 변경 또는 부품의 위치 및 방향 변경과 같은 물리적 세부사항의 수정도 포함될 수 있다. 역으로, 개별 설계자들은 추상 모델의 생성에 사용되는 설계 도메인 내에서 변경을 할 수도 있다.

많은 경우, 임의의 개별 디자인으로부터 이루어지는 변경의 정도와 그것이 미치는 영향은 손쉽게 융합시킬 수 없다. 따라서 각 설계 인스턴스에 대한 “합격/불합격” 모델을 통해 인입되는 변경사항들을 파악하고 관리하기 위해서는 강력한 ECO 프로세스가 요구된다. “합격/불합격” 접근방법을 이용하면 각 설계 도메인들 간에 전파되는 변경의 타이밍과 유형들을 제어할 수 있으므로 통합설계 프로세스가 용이해진다.

IC, 패키지 및 보드의 통합 최적화

이상적인 통합 설계 프로세스의 핵심 기능들 중에는 IC, 패키지 및 PCB의 플로어플랜을 하나의 툴과 방법론 내에서 동시에 살펴봄으로써 각각의 디자인을 설계 사이클의 어느 시점에서라도 지능적으로 변경할 수 있는 기능이 포함돼 있다. 예를 들어, 설계자들은 패키지 상에 있는 특정 범프 패드들의 피치를 조정할 경우, 기저 IC 기능 블록들에 대해서도 상대적인 범프 배치의 변경사항을 시각화할 수 있어야 한다.

또는 패키지 내의 배선 및 핀 할당에 미치는 영향을 시각화하는 한편으로 PCB 상의 다른 부품 배치를 테스트하고 IC 플로어플랜 내에서 IC 기능 블록들의 방향과 배치를 최적화할 수 있는 능력을 갖춰야 한다. 이같은 동시병행적 설계 프로세스를 위해서는 설계 도메인들 간에 발생하는 물리적 및 논리적인 네트 변화를 관리하고 유지해야 한다.

위에서 설명한 추상 모델을 이용하면 다수의 설계 도메인들을 단일 설계 툴 내에서 하나의 시스템으로서 시각화하기가 간단해진다. 그러나 기저 데이터베이스의 단위, 설계 축척 및 설계 시점의 차이를 고려하도록 특별한 주의를 기울여야만 한다. 이는 설계자가 최종적으로 제조된 제품과 개별 부품 디자인 사이를 오가며 살펴볼 때 통합 설계 환경 내의 각 추상 모델과 부품이 올바른 축척으로 렌더링 되도록 해준다.

대부분의 경우, 선호되는 측정 단위와 작업 그리드는 각 설계 도메인마다 다르다. IC 다이 디자인은 대개 나노미터를, 패키지 기판 디자인은 미크론이나 밀리미터를 사용한다. PCB 디자인은 밀리미터를 디폴트 측정 단위로 사용하거나 혹은 mils(또는 thousands=1/1000인치)를 사용하기도 한다. 각 설계 도메인에 대해 별도의 단위를 유지하면서 다중의 측정 단위로 측정 및 수정을 수행할 수 있는 능력을 결합시키면 설계 프로세스가 매우 용이해지며, 각각의 개별 부품 설계를 맡고 있는 설계 팀들 간의 의사소통이 개선된다.

통합 설계 프로세스 내의 설계 도메인들 간에 서로 다른 도면 축척을 활용할 수도 있다. 예를 들어, IC는 IC 레이아웃 설계자가 편집 작업을 수행하고 있을 경우에는 "그려진" 축척으로 렌더링 해 최상부의 금속 배선 층으로부터 실리콘에 이르기까지 살펴봐야 하지만, 그 다음에 패키지 기판에서 시각화 및 통합 최적화를 수행할 때는 최종적으로 제조되는 크기와 방향에 맞는 축척이 되어야 할 수도 있다.

각 설계 도메인의 시점과 두 번째 설계 도메인 내에서 렌더링 될 때 요구되는 변환을 이해해 신중하게 추적하지 않으면 안 된다. 그림 4에서 볼 수 있는 VDM의 시각적 렌더링에 대해 살펴보자.

개별 VDM을 살펴볼 경우에 선호되는 시점은 그것이 IC 설계 도메인 내에서 표시되는 방식과 일치해야 하는데, 이는 대개 최상부의 IC 금속 배선 층으로부터 그 밑의 실리콘에 이르기까지 볼 수 있도록 구성된다.

동일한 VDM을 그림 7에서 보듯이 복잡한 IC 패키지 디자인 내에서 보려면 VDM의 시점을 이해하고, VDM이 나타내는 부품 종류를 알아야 하며, 패키지 내에서의 VDM의 배치와 방향을 정의해야 한다. 예를 들어, 플립칩 C4 IC 다이의 VDM이 최상부의 IC 금속 배선 층으로부터 실리콘에 이르기까지 보도록 구성됐다면 이것을 패키지 기판의 최상부 금속 배선 층에 배치할 경우에는 수직 축을 따라 뒤집히게 된다. 그러나 VDM이 와이어 본드 IC를 나타낸다면 뒤집히지 않는다.

이와 동일한 문제가 추상 패키지 모델에도 존재한다. 디바이스의 올바른 방향을 관리하는 일은 3D적인 성격을 갖고 있는 오늘날의 IC 패키지들을 다룰 경우에 커다란 문제가 될 수 있는데, 이들은 그림 8에서 보듯이 임베디드 디바이스를 포함하고 있을 수 있다.

다수의 디자인들을 하나의 툴로 통합시키기 위한 열쇠는 추상 패키지 모델 또는 VDM이 나타내는 부품들이 다른 디자인에 조립될 경우 물리적으로 어떻게 연결되는지 이해하는 것이다. 이러한 물리적 연결을 정의하는 데는 두 가지 요소가 있다. 첫째, 각각의 추상 패키지 모델과 VDM에 대한 물리적 인터페이스를 정의해야만 한다. 브릿징 디바이스나 플렉스 회로(flex circuit)를 지원하기 위한 다수의 인터페이스들도 정의할 수 있어야 한다. 둘째, 각 경우의 랜드 패턴을 정의해야만 한다.




부품을 디자인에 배치할 경우, 그림 8에서 보듯이 랜드 패턴의 물리적인 패드 배치와 지오메트리가 부품 인터페이스의 정의에 사용되는 물리적인 접촉 패턴의 그것과 동일하지 않을 때가 많다. 전형적인 패키지 디자인에서 접촉 패턴의 패드 지오메트리는 핀이나 볼 부착 요구조건에 의해 정해진다. 반면에 패키지를 PCB 디자인 내에 배치할 경우, 랜드 패턴의 패드 형태는 기계적인 신뢰성 요건이나 이스케이프 배선 고려사항에 따라 달라질 수 있다. 일반적으로, 랜드패턴의 형태는 PCB 스택업이나 PCB의 어느쪽에 부품이 배치되는가의 여부 또는 선택된 PCB 표면 마감처리와 같은 PCB 설계 기준에 따라 달라질 수 있다.

따라서 추상 패키지 모델이나 VDM의 각 인터페이스에 대해 다수의 랜드 패턴을 정의할 수 있도록 하는 것이 필수적이다. 랜드 패턴은 인터페이스를 정의하는 접촉 패턴과 관련해 크기를 바꾸거나 오프셋 시킬 수도 있다. IC 다이의 랜드패턴은 물리적 다이 상의 물리적 범프 위치에 대해 상대적으로 크기가 조절될 때가 많다. 오프셋은 LGA(Land Grid Array) 소켓 내에서 발생하는 인터커넥트 위치 변경을 나타낼 경우 흔히 나타난다. 동일한 디바이스에 대해 다수의 뷰를 모델화할 경우와 서로 다른 레이아웃 구성들을 겨냥할 경우에는 다수의 랜드 패턴(풋프린트가 다른)을 지원하는 것이 극히 중요하다.

통합 설계 프로세스 내에서 최적의 연결성과 핀 배치는 전체 시스템 계층의 정확한 시각화와 도메인 간 연결성을 하나의 화면 내에서 관리하는 데 달려 있다. 플로어플랜 내의 플로어플랜(Floorplan-in-Floorplan) 시각화라는 개념은 패키지 인터페이스의 접촉 패턴과 그 인스턴스랜드 패턴간의 물리적인 축척과 오프셋 관계를 추적할 수 있는 능력과 함께 통합설계 최적화 프로세스를 크게 향상시켜 준다. 패키지 내에서 범프 패드를 이동시키고 적절한 역 스케일링이나 오프셋을 적용함으로써 IC 다이 내의 범프 배치를 올바르게 업데이트할 수 있는 이러한 능력은 통합 설계에 필수적이다.

이는 또한 PCB 상에서 복잡하게 뒤엉켜있는 신호 할당을 최적화 할 수 있도록 하며, 이러한 변경사항들을 패키지 설계 도메인으로 반영시킬 수 있도록 해준다. 이것은 그림 9에서 보듯이 논리적 검증을 위해 물리적 및 논리적 연결성을 완전한 계층적 및 시스템 수준으로 시각화함으로써 원하는 통합 설계 환경을 낳는다.

시스템 전반에 걸친 신호 할당의 최적화는 기존의 배선을 고려하는지 혹은 무시하는지의 여부에 의해 제약되거나 영향 받는 경우가 많다.
지능적인 IC, 패키지 및 보드 최적화를 위해서는 신호를 핀에 할당하기 위한 규칙들이 필요하다. 그림 10에서 보듯이, 룰 기반의 솔루션은 통합 설계 엔지니어가 핀을 배치하고 이 핀들에 I/O 신호를 할당하는 프로세스를 지능적으로 만들어준다. 통합 설계 엔지니어가 관리해야만 하는 전형적인 룰 중에는 중요 신호들 근방에 접지 핀을 두도록 할 것, 특정 인터페이스를 할당하기 위한 일련의 핀들을 예비해 둘 것 또는 특정 유형의 신호들이 디바이스의 특정한 물리적 영역들에 할당되지 않도록 금지시킬 것이 포함된다.




그러나 I/O 및 핀 문제를 해결하는 것만으로는 충분치 못하다. 패키지 설계자가 다이 영역으로부터 어떤 식으로 이스케이프 배선을 하고 싶어하며, 보드 설계자는 보드 수준의 디바이스로부터 어떻게 브레이크아웃을 계획하는지에 대한 이해도 최적화 프로세스에서 고려해야만 한다. 이는 핀과 핀간의 연결성 최적화에 더해 그림 11에서 보듯이 트레이스와 트레이스 간 그리고 트레이스와 핀 간이라는 시나리오도 지원해야 함을 뜻한다.                                     

설계자트레이스 끝단에서 시작하는 경로선(flight-line)을 바탕으로 연결성을 최적화함으로써, 설계자가 현재 물리적인 방법으로 복잡성을 해결하고자 하거나 변동을 주는 경우를 최적화 알고리즘이 이해할 수 있게 된다. 이는 또한 디자인 내에 어떠한 물리적인 배선도 포함돼 있지 않은 초기의 부품 배치로부터 신호 무결성 엔지니어들의 승인을 받은 특정한 브레이크아웃 배선 전략에 이르기까지 통합 설계 프로세스의 여러 단계 전반에 걸쳐 연결성의 최적화 문제를 해결할 수 있도록 함으로써 부가가치를 제공한다.

경로 탐색

IC 패키징 기술의 발전으로 인해 비용과 성능, 신뢰성을 토대로 제품에 적합한 패키지 구성을 결정하기가 과거 그 어느 때보다도 복잡해졌다. 마케팅 초기 단계에 제품 정의에 대해 현명한 결정을 내리기 위해서는 매우 제한적이거나 불완전한 데이터 세트로 부터 복잡한 시스템의 목업을 신속하게 조립할 수 있는 플랫폼이 필요하다. 또한 경로 탐색 및 결정시에 종종 패키지 구성이 다수의 제품들과 호환성을 가지도록 최적화해야하는 경우가 있다.



그림 12에서 보듯이, 스프레드시트, 텍스트 파일, AIF와 GDS 같은 산업 교환 포맷 그리고 파라미터 데이터와 같은 다수의 소스들로부터 추상 패키지 모델과 VDM을 생성할 수 있는 능력을 제공함으로써 형식을 갖춘 라이브러리 구조 없이도 디바이스를 제작할 수 있다. 경로 탐색을 지원하기 위한 또 다른 핵심 기술은 추상 모델 내의 핀 어레이에 대한 동적 조작 기능 제공이다.

추상 패키지 모델이나 VDM 내에서의 핀 감소, 핀 추가, 부품 아웃라인 수정, 핀 피치 조절 그리고 핀 패턴의 복사/붙여 넣기는 임의의 디자인에 최선인 패키지를 신속하게 개발해 검증할 수 있도록 해준다. 물리적 핀 어레이를 수정하면서 신호 할당 및 룰과 같은 데이터를 보존하는 것도 경로 탐색 프로세스를 간소화하기 위한 핵심 기능이다. 부품 배치 시나리오를 시각화 및 수정하고 완전한 레이아웃 시스템에 따르는 제 비용 문제를 다루지 않고도 예비 플로어플랜의 연결성을 변경할 수 있는 능력도 그에 못지않게 중요하다.

경로 탐색은 최적화 프로세스에서 서로 다른 시스템 구성들을 검증 및 비교하기 위해 다수의 패키지 변수들과 PCB 폼팩터를 지원해야만 한다. 이는 추상 모델들을 다른 어떠한 추상 모델에라도 배치할 수 있는 능력과 함께 이들을 통합 설계 환경 내에 몇 개라도 허용함으로써 이뤄진다.

이러한 기법을 이용해 그림 12에서 볼수 있는 개략도를 확장해 추가적인 PCB 추상 모델들을 포함시킬 수 있다. 이들 각각은 패키지 디자인 A와 다른 부품들의 추상 모델을 포함하고 있다. 이런 식으로 다수의 시나리오와 시스템을 모색할 수 있으며, 하나의 시나리오 내에서 이루어진 변경들은 통합 설계 환경 내에서 정의된 각 디자인으로 전파될 수 있다.
경로 탐색은 물리적 및 논리적 연결성의 절충 사항 이상으로 확장될 수도 있다.

경로 탐색을 결정하기 위해서는 정확한 물리적 구조와 인터커넥트를 신속하게 목업함으로써 비교적 정확한 전기적, 열적 모델링을 제공할 수 있는 능력이 필요할 수 있다.

강력한 통합 설계 환경이 없을 경우, 시스템에 대한 전기적 모델링이나 열 분석은 스택업 정보가 제한된 상태로 상대적 거리도 디자인 룰도 없이 스프레드시트에 캡처된다.



POC(proof-of-concept) 시스템은 이 통합설계 환경 내에서 추상 모델들을 이용해 신속하게 조립할 수 있으므로 그림 13에서 보듯이 통합 설계 프로세스의 어떠한 시점에서라도 보다 정확한 지오메트리를 모델링 및 분석 도메인으로 추출할 수 있다.

각각의 디자인이 완전한 레이아웃 시스템에 존재하는 상태에서 디자인이 경로 탐색 단계를 벗어난다 해도 시스템 수준의 분석을 구축하기란 복잡한 일이 될 수 있다. 전형적으로, 2D/3D 전기적 모델링과 열 모델링을 포함시키기 위해서는 각 레이아웃 환경으로부터 물리적 구조물을 추출하고 분석을 수행하는 엔지니어가 추출된 구조물을 올바르게 조립해 시스템 수준의 분석을 구축해야만 한다. 기술된 통합 설계 접근방법이 추상 모델들을 통해 물리적 연결성을 추적함에 따라, 이를 이용해 전기적 특성과 열 특성에 대한 완전한 시스템 수준의 분석을 구축하는 일을 간소화 할 수 있다.

그 최종 결과는 엔지니어들이 설계 주기의 매우 초기에 제품에 대해 보다 현명한 결정을 내릴 수 있도록 해주는 통합 설계 환경이다.

전체론적인 통합 설계 방법론의 구현은 레이어의 수와 크기에 영향을 미치는 상호작용을 집중조명함으로써 패키지(와 보드) 비용이 대폭 절감되는 결과를 가져올 수 있다. 통합 설계 프로세스는 제대로 구현될 경우 IC 다이, 패키지 기판 및 PCB 설계 팀들 간의 의사소통을 원활히 해주고 이들 각 팀이 자신들의 디자인에 대한 물리적 및 논리적 연결성이 어떻게 전체 시스템 내에서 통합되는지 시각화할 수 있도록 해줌으로써 이들의 이해를 향상시킨다.

본고에서 개요를 살펴본 새로운 통합 설계 프로세스는 각 설계 팀이 자신들만의 설계 도메인 내에서 자신들이 선호하는 측정 단위, 설계 시점 및 축척을 이용해 작업하면서 통합 설계 프로세스 내의 각 설계 도메인 간에 물리적 및 논리적 변경사항들을 매끄럽게 전파할 수 있도록 해준다. 본 접근 방법은 패키지, IC 다이 및 PCB에 대한 추상 모델들을 이용함으로써 초기의 경로 탐색으로부터 설계 완료에 이르기 까지의 물리적 및 논리적 연결성을 관리하기 위한 통합 설계 환경을 제공한다.

멘토, 새 엑스피디션 패키지 인터그레이터 플로우 발표

엑스피디션은 IC, 패키지 및 인쇄회로기판(PCB)의 통합 설계 및 최적화를 위한 업계에서 가장 폭넓은 범위의 솔루션으로, 복잡한 멀티 다이 패키지를 시스템 전체적인 시각에서 기획 및 조립하고 최적화하며, 이 과정을 자동화해준다. 이 솔루션에는 IC와 패키지 간의 진정한 통합 최적화를 위한 특유의 가상 다이 모델 개념이 포함돼 있다. 이는 신사업을 위한 시장 조사를 뒷받침할 복잡한 시스템을 사용자들이 최소한의 소스 데이터만으로 기획, 조립 및 최적화할 수 있게 한다. 새 Package Integrator 플로우는 설계 팀들이 생산 플로우에 이르기까지 래피드 프로토타이핑이 가능하도록 보다 빠르고 효율적인 물리적 경로 발견(path finding)과 매끄러운 툴통합을 실현시킨다.

이 솔루션은 IC, 패키지 및 PCB가 서로에 대해 최적화되도록 함으로써 효율적인 레이어 수 감소와 인터커넥트 경로들의 최적화 그리고 설계 프로세스의 간소화/자동화된 제어를 통해 패키지 기판과 PCB 비용을 절감해준다. Xpedition Package Integrator 제품은 사용자 할당 규칙(user rules)에 의해 정의되는 “지능형 핀” 개념을 토대로 볼 그리드 어레이(BGA) 볼 맵의 계획 및 최적화를 위한 업계 최초의 포멀 플로우(formal flow)도 제공한다.

또 획기적인 멀티 모드 커넥티비티 관리 시스템(하드웨어 기술 언어(HDL), 스프레드시트 및 그래픽 스키매틱을 포함하는 크로스 도메인 핀 매핑과 시스템 수준의 크로스 도메인 논리 검증 기능을 제공한다. 추가 기능 중 일부는 ▶크로스 도메인 인터커넥트의 단일 뷰 시각화 ▶PCB, MCM, SiP, RF, Hybrid 및 BGA 디자인을 위한 업계 선도적인 배선 기능을 갖춘 강력하고 포괄적이며 사용자 친화적인 멀티 모드 물리 레이아웃 툴 ▶완전 자동화된 라이브러리 개발 기능 등이다.