래티스, PQC 지원 보안 제어 FPGA와 AI 기반 개발 툴 발표

래티스 반도체가 보안과 시스템 제어 기능을 강화한 소형 FPGA 신제품과 AI 기반 개발 툴을 동시에 선보였다. 차세대 인프라에 필요한 하드웨어 보안 기능을 FPGA에 통합하는 한편, 자연어를 이용해 설계 작업을 수행할 수 있는 개발 환경을 제공해 하드웨어와 개발 소프트웨어 양쪽에서 경쟁력을 높이겠다는 포석이다.

저전력 프로그래머블 및 플랫폼 펌웨어 기업 래티스 반도체(Lattice Semiconductor)는 17일 자사의 소형 FPGA 플랫폼인 래티스 넥서스 2(Lattice Nexus™ 2)를 기반으로 한 ‘래티스 Mach-N2(Lattice Mach-N2)’ FPGA 제품군을 발표했다. 이와 함께 FPGA 개발 전 과정에 AI를 적용할 수 있는 ‘래티스 프롬프트(Lattice Prompt)’를 공개했다.

Mach-N2는 2024년 말 공개된 넥서스 2 플랫폼을 기반으로 보안 제어 기능을 확장한 제품군이다. 최대 2배 높은 로직 밀도와 향상된 SERDES 대역폭을 제공하며, 최신 시스템온칩(SoC)과 프로세서에 직접 연결할 수 있다. 실시간 시스템 모니터링을 위한 저지연, 확정적 응답과 함께 컴퓨팅, 통신, 산업용 인프라의 전원 시퀀싱 및 시스템 관리 기능을 지원한다.

보안 측면에서는 통합 플래시, 하드웨어 신뢰 기반(Root of Trust), 암호화 유연성(crypto agility)을 갖춘 CNSA 2.0 준수 양자 내성 암호(post-quantum cryptography, PQC) 기술을 결합함으로써 차세대 시스템 전반에 걸쳐 신뢰할 수 있는 상시 가동(always-on) 시스템 제어 및 보안 기능을 제공한다.

온칩 플래시를 적용해 구성 비트스트림과 사용자 플래시 메모리(User Flash Memory, UFM)에 대한 외부 접근을 차단할 수 있으며, 이를 통해 외부 메모리를 사용하는 과정에서 발생할 수 있는 데이터 탈취나 변조 위험을 줄일 수 있다.

위변조 방지 기능은 전압과 온도 등 시스템 상태를 실시간으로 모니터링하고 이상 동작을 감지하는 방식으로 작동한다. 사용자 설정에 따라 위변조가 감지됐을 때 대응 동작을 지정할 수 있다. 이 기능은 사이드채널 공격과 같은 위협을 감지하는 데 활용될 수 있다.

Mach-N2는 인증을 위한 ML-DSA·LMS·XMSS와 키 교환을 위한 ML-KEM을 제공한다. PQC 가속기는 사용자 로직에서 API를 통해 접근할 수 있도록 설계됐다.

Mach-N2는 최대 16Gbps SERDES를 지원하며 PCIe 4.0과 10G 이더넷을 제공한다. 또한 22만 시스템 로직 셀(System Logic Cell, SLC) 기준 30밀리초 이내에 전체 설정을 완료하는 인스턴트 온(Instant-on) 기능과 주(primary), 보조(secondary), 골든(golden) 등 최대 3개의 설정 이미지를 저장하는 기능을 제공해 전원 인가 과정과 오류 복구 상황에서의 시스템 대응력을 높였다.

FPGA 설계에 AI 적용
래티스는 Mach-N2와 함께 AI 기반 FPGA 개발 툴인 래티스 프롬프트도 공개했다.
래티스 프롬프트의 핵심은 개발자가 자연어로 FPGA 설계 작업을 지시하고, 기존 래티스 설계 환경과 연계해 결과를 얻을 수 있도록 한 것이다. 개방형 모델 컨텍스트 프로토콜(Model Context Protocol, MCP)을 이용해 사용자가 선택한 대규모 언어 모델(LLM)과 에이전틱 통합 개발 환경(IDE)을 연결하고, 설계 소프트웨어인 래티스 래디언트(Lattice Radiant)를 백그라운드에서 연동한다.

여기서 래티스 프롬프트 자체가 별도의 LLM을 제공하는 것은 아니다. 개발자는 클로드 코드(Claude Code), 커서(Cursor), 비주얼 스튜디오 코드(Visual Studio Code) 등 자신이 사용하는 LLM 및 IDE를 선택하고, 래티스 프롬프트를 통해 래티스의 FPGA 개발 지식과 설계 툴을 연결하는 방식이다. 

래티스 프롬프트는 래티스의 문서와 데이터시트, 지식 기반을 활용해 AI의 응답을 뒷받침한다. 이를 통해 시뮬레이션, 합성, 매핑, 배치 및 배선(P&R), 타이밍 분석, 비트스트림 생성 등 FPGA 설계 플로 전반을 자연어로 수행할 수 있다. 설계 보고서와 문서 생성도 자동화할 수 있다.

특히 래티스 래디언트와 연계해 자연어로 요청한 설계 작업을 실제 FPGA 비트스트림 생성 단계까지 연결할 수 있다는 점이 기존 범용 AI 코딩 툴과 다른 부분이다. 

래티스는 일반적인 설계 작업에서 10배 이상의 생산성 향상을 제공할 수 있다고 밝혔다. 래티스 프롬프트는 무료로 제공되며 최신 버전의 래티스 래디언트와 호환된다. 다만 개발자가 사용하는 LLM이나 IDE 자체는 별도로 준비해야 한다.

AEM(오토모티브일렉트로닉스매거진)

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